防詐3要訣：不聽信、不操作、掛斷電話 
1.詳細闡述時序邏輯電路“D型正反器”、“計數器”。
2.從多個角度闡述FPGA的並行設計思維，對FPGA初學者難以理解的設計概念進行深度剖析。
3.通過簡單的實例，逐步理解FPGA的硬體設計思想，實現快速掌握FPGA設計方法的目的。
2.從多個角度闡述FPGA的並行設計思維，對FPGA初學者難以理解的設計概念進行深度剖析。
3.通過簡單的實例，逐步理解FPGA的硬體設計思想，實現快速掌握FPGA設計方法的目的。
內容簡介
本書是針對FPGA初學者編著的入門級圖書，以高雲公司的FPGA和Verilog HDL為開發平臺，詳細闡述FPGA設計所需的基礎知識、基本語法、設計流程、設計技巧，全面、細緻、深刻地剖析了Verilog HDL與C語言等傳統順序語言的本質區別，使讀者通過簡單的實例逐步理解FPGA的硬體設計思想，實現快速掌握FPGA設計方法的目的。本書思路清晰、語言流暢、分析透徹，在簡明闡述設計方法的基礎上，重點辨析讀者易於與常規順序語言混淆的概念，力求使讀者在較短的時間內理解硬體程式設計思想，掌握FPGA設計方法。
產品目錄
目錄
第一篇 基礎篇
第1章 必備的數位邏輯電路知識
1.1 數位邏輯和邏輯電壓準位(Logic Level)
1.2 布林代數
1.3 組合邏輯電路基礎
1.4 時序邏輯電路基礎
1.5 小結
第2章 可程式化邏輯元件基礎
2.1 可程式化邏輯元件的歷史
2.2 FPGA的發展趨勢
2.3 FPGA的結構
2.4 FPGA與其他處理平臺的比較
2.5 工程中如何選擇FPGA元件
2.6 小結
第3章 準備好開發環境
3.1 安裝FPGA開發環境
3.2 開發平臺CGD100簡介
3.3 Verilog HDL基本語法
3.4 小結
第二篇 初識篇
第4章 FPGA設計流程——LED流水燈電路
4.1 FPGA設計流程
4.2 流水燈設計實例要求
4.3 讀懂電路原理圖
4.4 流水燈的設計輸入
4.5 程式檔下載
4.6 小結
第5章 從組合邏輯電路學起
5.1 從最簡單的反及閘電路開始
5.2 設計複雜一點的投票電路
5.3 ModelSim模擬電路功能
5.4 典型組合邏輯電路Verilog HDL設計
5.5 LED數碼管靜態顯示電路設計
5.6 小結
第6章 時序邏輯電路的靈魂—D型正反器
6.1 深入理解D型正反器
6.2 D型正反器的描述方法
6.3 初試牛刀——邊緣檢測電路設計
6.4 連續序列檢測電路——邊緣檢測電路的升級
6.5 任意序列檢測器——感受D型正反器的強大
6.6 小結
第7章 時序邏輯電路的精華——計數器
7.1 簡單的十六進位計數器
7.2 十進位計數器
7.3 計數器是流水燈的核心
7.4 Verilog的本質是並行語言
7.5 呼吸燈電路設計
7.6 小結
第三篇 入門篇
第8章 設計簡潔美觀的碼錶電路
8.1 設定一個目標——4位元碼錶電路
8.2 頂層檔的Verilog HDL設計
8.3 設計一個完善的LED數碼管顯示模組
8.4 碼錶計數模組的Verilog HDL設計
8.5 按鍵防彈跳模組的Verilog HDL設計
8.6 小結
第9章 數位密碼鎖電路設計
9.1 數位密碼鎖的功能描述
9.2 規劃好數位密碼鎖的功能模組
9.3 數位密碼鎖功能子模組設計
9.4 小結
第10章 簡易電子琴電路設計
10.1 音符產生原理
10.2 琴鍵功能電路設計
10.3 自動演奏樂曲《梁祝》
10.4 完整的電子琴電路設計
10.5 小結
第11章 應用廣泛的串列埠通訊電路
11.1 RS-232串列埠通訊的概念
11.2 串列埠硬體電路原理分析
11.3 串列埠通訊電路Verilog HDL設計
11.4 採用串列埠控制碼錶電路
11.5 小結
第12章 對狀態機的討論
12.1 有限狀態機的概念
12.2 狀態機的Verilog設計方法
12.3 計數器電路的狀態機描述方法
12.4 序列檢測器的狀態機描述方法
12.5 小結
第四篇 進階篇
第13章 基本的時序約束方法
13.1 電路的速度極限
13.2 時序約束方法
13.3 速度與面積的取捨
13.4 小結
第14章 採用IP核設計
14.1 FPGA設計中的“拿來主義”——使用IP核
14.2 時鐘IP核
14.3 乘法器IP核
14.4 記憶體IP核
14.5 小結
第15章 採用線上邏輯分析儀偵錯工具
15.1 線上邏輯分析儀的優勢
15.2 GAO的使用流程
15.3 採用GAO除錯串列埠通訊程式
15.4 小結
第16章 常用的FPGA設計技巧
16.1 預設接腳狀態設置
16.2 重置信號的處理方法
16.3 合理利用時鐘致能信號設計
16.4 利用移位相加實現乘法運算
16.5 根據晶片結構制定設計方案
16.6 浮點乘法器設計
16.7 小結
第一篇 基礎篇
第1章 必備的數位邏輯電路知識
1.1 數位邏輯和邏輯電壓準位(Logic Level)
1.2 布林代數
1.3 組合邏輯電路基礎
1.4 時序邏輯電路基礎
1.5 小結
第2章 可程式化邏輯元件基礎
2.1 可程式化邏輯元件的歷史
2.2 FPGA的發展趨勢
2.3 FPGA的結構
2.4 FPGA與其他處理平臺的比較
2.5 工程中如何選擇FPGA元件
2.6 小結
第3章 準備好開發環境
3.1 安裝FPGA開發環境
3.2 開發平臺CGD100簡介
3.3 Verilog HDL基本語法
3.4 小結
第二篇 初識篇
第4章 FPGA設計流程——LED流水燈電路
4.1 FPGA設計流程
4.2 流水燈設計實例要求
4.3 讀懂電路原理圖
4.4 流水燈的設計輸入
4.5 程式檔下載
4.6 小結
第5章 從組合邏輯電路學起
5.1 從最簡單的反及閘電路開始
5.2 設計複雜一點的投票電路
5.3 ModelSim模擬電路功能
5.4 典型組合邏輯電路Verilog HDL設計
5.5 LED數碼管靜態顯示電路設計
5.6 小結
第6章 時序邏輯電路的靈魂—D型正反器
6.1 深入理解D型正反器
6.2 D型正反器的描述方法
6.3 初試牛刀——邊緣檢測電路設計
6.4 連續序列檢測電路——邊緣檢測電路的升級
6.5 任意序列檢測器——感受D型正反器的強大
6.6 小結
第7章 時序邏輯電路的精華——計數器
7.1 簡單的十六進位計數器
7.2 十進位計數器
7.3 計數器是流水燈的核心
7.4 Verilog的本質是並行語言
7.5 呼吸燈電路設計
7.6 小結
第三篇 入門篇
第8章 設計簡潔美觀的碼錶電路
8.1 設定一個目標——4位元碼錶電路
8.2 頂層檔的Verilog HDL設計
8.3 設計一個完善的LED數碼管顯示模組
8.4 碼錶計數模組的Verilog HDL設計
8.5 按鍵防彈跳模組的Verilog HDL設計
8.6 小結
第9章 數位密碼鎖電路設計
9.1 數位密碼鎖的功能描述
9.2 規劃好數位密碼鎖的功能模組
9.3 數位密碼鎖功能子模組設計
9.4 小結
第10章 簡易電子琴電路設計
10.1 音符產生原理
10.2 琴鍵功能電路設計
10.3 自動演奏樂曲《梁祝》
10.4 完整的電子琴電路設計
10.5 小結
第11章 應用廣泛的串列埠通訊電路
11.1 RS-232串列埠通訊的概念
11.2 串列埠硬體電路原理分析
11.3 串列埠通訊電路Verilog HDL設計
11.4 採用串列埠控制碼錶電路
11.5 小結
第12章 對狀態機的討論
12.1 有限狀態機的概念
12.2 狀態機的Verilog設計方法
12.3 計數器電路的狀態機描述方法
12.4 序列檢測器的狀態機描述方法
12.5 小結
第四篇 進階篇
第13章 基本的時序約束方法
13.1 電路的速度極限
13.2 時序約束方法
13.3 速度與面積的取捨
13.4 小結
第14章 採用IP核設計
14.1 FPGA設計中的“拿來主義”——使用IP核
14.2 時鐘IP核
14.3 乘法器IP核
14.4 記憶體IP核
14.5 小結
第15章 採用線上邏輯分析儀偵錯工具
15.1 線上邏輯分析儀的優勢
15.2 GAO的使用流程
15.3 採用GAO除錯串列埠通訊程式
15.4 小結
第16章 常用的FPGA設計技巧
16.1 預設接腳狀態設置
16.2 重置信號的處理方法
16.3 合理利用時鐘致能信號設計
16.4 利用移位相加實現乘法運算
16.5 根據晶片結構制定設計方案
16.6 浮點乘法器設計
16.7 小結
規格
誠品貨碼 / 2682522071003
ISBN13 / 9786263287853
ISBN10 /
EAN貨碼 / 9786263287853
頁數 / 312
裝訂 / P:平裝
語言 / 1:中文/繁體
尺寸 / 26x19x1.4
級別 / N:無
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